研究計畫之背景及目的

半導體製程微縮,即將面臨物理極限。根據 2020 EEE International Roadmap for Devices and Systems (IRDS)提出之摩爾定律延續如圖3-1,已明確指出3nm製程節點(N3)結構仍為鰭式場效電晶體(FinFET)2nm製程節點(N2)為多條通道環繞式閘極電晶體 (multi-bridge channel GAAFET : MBC-GAAFET)1nm製程節點(N1)為堆疊式互補式場效電晶體(Stacked CFET)[3-1] 此預測雖然合理,但離量產仍面臨材料工程、電子工程、物理與化學科學等巨大的挑戰。

研究計畫紀錄

  • 前瞻a-IGZO薄膜電晶體與非揮發性記憶體的研究
  • 系統面板的前瞻複晶矽非揮發記憶體元件之結構, 操作機制與可靠度研究
  • 具三面閘極的複晶矽薄膜電晶體的短通道效應與可靠度的研究 
  • 下世代光電化學太陽電池前瞻科技整合研究
  • 九十七年度影像顯示科技人才培育計畫

研究資源

  • 國家奈米元件實驗室 National Nano Device Laboratories
  • 半導體元件參數分析系統 Semiconductor device IV measurement system
  • 半導體元件低溫量測系統 Low-temperature IV measurement system
  • 半導體元件與製程模擬工作站 Semiconductor device simulation workstation
  • 太陽能實驗室 Solar cell laboratory

研究方向

  • 先進奈米電子元件 Advanced Nanoelectronic devices
  • 奈米電子元件之量子效應 Quantum effect in Nanoelectronic devices
  • 先進奈米電子元件模擬與模型 Simulation and models of advanced Nanoelectronic devices
  • 先進非揮發性記憶體 Advanced nonvolatile memory devices
  • 先進太陽能電池 Advanced solar cells
  • ​先進薄膜電晶體元件Advanced Thin-Film Transistors
  • 先進光電半導體奈米元件 Advanced optoelectronic devices

3-1: IRDS 2020年所提出之摩爾定律進程藍圖[3-1]

根據台積電去年發表之研發進程,3 奈米依舊使用 FinFET,如圖3-2所示。NFET電子通道需要張應力(Tensile strain)PFET電洞通道需要壓應力(Compressive strain),藉此增加載子遷移率以及提高驅動電流。

3-2: (a) N3/N5 FinFET結構,(b) TSMC N5 FinFET 高遷移率Si 通道,(c) IBM所發表之利用EUV微影製程所製造之N7節點FinFET [3-2]

此外,有別於 3 奈米與 5 奈米採用鰭式場效電晶體(FinFET)架構[3-2],台積電 2 奈米預計改採全新的環繞閘極(GAA)製程為基礎之 MBC-GAAFET 架構,解決 FinFET 因製程微縮產生電流控制漏電的物理極限問題。IBM 2020 IEDM 國際積體電路會議(IEEE International Electron Devices MeetingIEDM[3-3],所發表環繞閘極(GAA)製程為基礎之 MBC-GAAFET 架構,如圖 3-3 (b) 所示。

3-3: (a)N2 MBC-GAAFET結構,(b) IBM MBC-GAAFET 結構示意圖,

(c)Y-cutTEM截面(d)X-cutY-cut之晶格輪廓圖[3-3]

英特爾(Intel)於202012 IEEE 國際電子元件會議(IEDM[3-4] 提出全然不同於 MBC-GAAFET 的排列方式:把一對不同極性N/P電晶體堆疊在另一對上面。有效將簡單的 CMOS 電路所佔面積減半,稱之為 stacked CFET,意味著未來 IC 積體電路晶片上的電晶體密度可能會增加一倍。根據目前產業與學術界絕大多數認為,此 CFET 可能為1奈米製程節點(N1)最佳解決方案,亦可能為矽基半導體摩爾定律的終點。

3-4: (a) N1堆疊互補式場效電晶體 (Stacked CFET)結構,(b) 傳統inverterCFET inverter layout比較圖,(c) Stacked CFET 功函數金屬之EDS材料分析圖[3-4]

此外,為超低功耗之積體電路應用,必須使電晶體漏電流(Ioff) 降低、並保持高驅動電流 (Ion)及其動態性能,亦即電晶體需要具有高開關電流比(Ion/Ioff)。利用氧化鉿基鐵電材料(HfO2-based Ferroelectric)作為閘極介電層,元件操作時藉由鐵電層之負電容效應造成通道表面電位(surface potential, ys)放大,如下圖3-5,使次臨界擺幅(SS)低於波茲曼物理極限 60 mV/dec,且此氧化鉿基鐵電閘極氧化層可相容於現在矽基製程,極具超低功耗之應用。

3-5: SAMSUNG 2018 VLSI所發表之鐵電負電容場效電晶體 (a) HfO2-based 鐵電材料極化位能示意圖,(b)通道之MOS及分壓示意圖,(c) 表面電位放大造成 SS<60 mV/dec [3-5]

奈米元件之量子效應


先進非揮發性記憶體


先進太陽能電池

先進奈米電子元件模擬與模型

先進奈米電子元件

其他研究方向

奈米綠能電子元件實驗室             國立清華大學 工程與系統科學系

Nanoelectronic X-FET Green Devices Labortory       National Tsing Hya University, Department of Engineering and System Science